Componentes de la DRAM DDR4

Los componentes de la DRAM de Kingston Technology están diseñados para satisfacer las necesidades de los dispositivos integrados y están disponibles con variantes de bajo voltaje para reducir el consumo de energía. Los componentes DDR4 de Kingston se ofrecen en un rango de temperatura de funcionamiento de la carcasa de 0°ºC a +95°ºC para la temperatura comercial y de -40°ºC a +95°ºC para la temperatura industrial. Las opciones de encapsulado están disponibles en FBGA de 78 bolas y FBGA de 96 bolas y también están libres de plomo y halógenos. Los componentes DDR4 de Kingston ofrecen velocidades de datos de 3200 Mbps y 2666 Mbps.

Características

• Arquitectura de doble tasa de datos: dos transferencias de datos por ciclo de reloj
• La transferencia de datos a alta velocidad se realiza mediante la arquitectura de canalización de 8 bits
• El estroboscopio de datos diferencial bidireccional (DQS y /DQS) se transmite/recibe con los datos para captarlos en el receptor
• El DQS está alineado al borde con los datos para las lecturas; alineado al centro con los datos para las escrituras
• Entradas de reloj diferencial (CK_t y CK_c)
• DLL alinea las transiciones DQ y DQS con las transiciones CK
• La máscara de datos (DM) escribe la entrada de datos en los flancos ascendente y descendente del estrobo de datos
• Se admite el código de redundancia de ciclo de escritura (CRC)
• Se admite el preámbulo programable para lectura y escritura
• Longitud de ráfaga programable 4/8 con modo secuencial de nibble e intercalado
• Cambio de BL sobre la marcha
• Fuerza del conductor seleccionada por MRS
• Admite la terminación dinámica en el chip
• Dos estados de terminación como RTT_PARK y RTT_NOM conmutables por el pin ODT
• Soporta el pin RESET asíncrono
• Se admite la calibración ZQ
• Soporte de nivelación de escritura
• En cumplimiento de la directiva RoHS
• Generación interna de nivel V_REF DQ disponible
• Se admite el modo de actualización automática controlada por temperatura (TCAR)
• Se admite el modo de autorrecuperación de bajo consumo (LP ASR)
• Se admite el modo de paridad (comando/dirección) de la dirección de comando (CA)
• Por direccionabilidad DRAM (PDA)
• Se admite la actualización de granularidad fina
• Se admite el modo de reducción de velocidad (1/2 y 1/4 de velocidad)
• Se admite la cancelación de la actualización automática
• Se admite el modo de ahorro de energía máximo
• Se aplica la agrupación de bancos y se dispone de la latencia CAS a CAS (tCCD_L, tCCD_S) para los accesos a los bancos del mismo o distinto grupo de bancos
• Soporte de pines DMI para enmascaramiento de datos de escritura y funcionalidad DBIdc